募捐 9月15日2024 – 10月1日2024
关于筹款
书籍搜索
书
募捐:
23.2% 达到
登录
登录
访问更多功能
个人推荐
Telegram自动程序
下载历史
发送到电子邮件或 Kindle
管理书单
保存到收藏夹
个人的
书籍请求
探索
Z-Recommend
书单
最受欢迎
种类
贡献
捐款
上载
Litera Library
捐赠纸质书籍
添加纸质书籍
Search paper books
创建 LITERA Point
搜索关键词
Main
搜索关键词
search
1
Open verification methodology cookbook
Springer-Verlag New York
Mark Glasser (auth.)
function
components
figure
testbench
component
driver
transaction
task
endfunction
factory
virtual
configuration
slave
fpu
ovm
sequences
analysis
port
hfpb
functions
verification
interfaces
response
coverage
void
transactions
testbenches
consumer
contains
stimulus
memory
ports
protocol
producer
input
sequencer
endclass
monitor
parameters
derived
ovm_component
reference
systemverilog
transport
fifo
items
parent
hierarchy
top.sv
parameterized
年:
2009
语言:
english
文件:
PDF, 2.62 MB
您的标签:
0
/
0
english, 2009
2
Metody numeryczne w C++
Uniwersytet Marii Curie-Skłodowskiej w Lublinie
Paweł Mikołajczak
,
Marcin Ważny
std
funkcji
metody
wartości
wartość
równania
liczb
funkcja
cout
równań
liczby
rysunek
punktów
punktu
carlo
endl
pseudolosowych
listing
rozwiązanie
przedziale
algorytm
równanie
punkt
układ
funkcję
listingu
rand
data_size
metod
metodą
współrzędnych
całki
całkowania
verleta
unsigned
pomocą
postać
interpolacja
generator
postaci
prostej
punkty
rozkładzie
numeryczne
typu
const
p2y
p2x
generatora
programu
年:
2012
语言:
polish
文件:
PDF, 1.36 MB
您的标签:
0
/
3.0
polish, 2012
3
Springer-Verlag Creating Assertion-Based IP
Harry D. Foster
,
Adam C. Krolnik
assertion
verification
figure
components
error
assertions
input
analysis
assert
controller
posedge
monitor
coverage
port
endproperty
testbench
transaction
memory
function
systemverilog
status_ap.write
module
disable
component
endfunction
gnt
packet
arbiter
monitor_mp.clk
client
clk
asserted
req
cycle
queue
signals
transfer
demonstrates
idle
priority
void
slave
clock
signal
interfaces
reset
grant
rst
illustrates
ovm
年:
2007
语言:
english
文件:
PDF, 1.30 MB
您的标签:
0
/
0
english, 2007
4
Creating Assertion-Based IP
Springer
Harry D. Foster
,
Adam C. Krolnik
assertion
verification
figure
components
error
assertions
input
analysis
assert
controller
posedge
monitor
coverage
port
endproperty
testbench
transaction
memory
function
systemverilog
status_ap.write
module
disable
component
endfunction
gnt
packet
arbiter
monitor_mp.clk
client
clk
asserted
req
cycle
queue
signals
transfer
demonstrates
idle
priority
void
slave
clock
signal
interfaces
reset
grant
rst
illustrates
ovm
年:
2008
语言:
english
文件:
PDF, 1.79 MB
您的标签:
0
/
0
english, 2008
1
按照
此链接
或在 Telegram 上找到“@BotFather”机器人
2
发送 /newbot 命令
3
为您的聊天机器人指定一个名称
4
为机器人选择一个用户名
5
从 BotFather 复制完整的最后一条消息并将其粘贴到此处
×
×