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1
Prozessorentwurf mit Verilog HDL: Modellierung und Synthese von Prozessormodellen
De Gruyter Oldenbourg
Dieter Wecker
clk
mikroprozessor
clr
input
opc
modellierung
output
einheit
verilog
opcode
abb
akku
systems
module
multiplexer
sysbus
zeigt
entwurf
befehle
modell
daten
slice
speicher
simulation
memory
befehl
operationswerk
q_out
synthese
next_state
ansteuervektor
data_im
endmodule
reset
ar_q
registers
verwendet
mr_q
steuerwerk
cycle
jump
pc_q
mhz
ausgang
a_q
schaltung
testbench
folgende
operationswerkes
shift
年:
2021
语言:
german
文件:
PDF, 6.71 MB
您的标签:
0
/
0
german, 2021
2
Prozessorentwurf: Von der Planung bis zum Prototyp
De Gruyter Oldenbourg
Dieter Wecker
std_logic
opc
downto
std_logic_vector
clr
clk
vhdl
sreg0
signal
port
sysbus
component
mikroprozessor
pc_q
abb
a_q
map
ʌ
einheit
befehl
sreg
declaration
ar_q
elsif
befehle
daten
architecture
entwurf
akku
systems
mr_q
komponenten
ausgang
ipv
speicher
mpu16a
oprec
datentransfer
q_a
opcode
verwendet
beschreibung
input
mpu12
jump
modellierung
output
akku_b
flags
ansteuervektor
年:
2015
语言:
german
文件:
PDF, 3.18 MB
您的标签:
0
/
0
german, 2015
3
Prozessorentwurf mit VHDL: Modellierung und Synthese eines 12-Bit-Mikroprozessors
De Gruyter Oldenbourg
Dieter Wecker
std_logic
downto
clr
std_logic_vector
clk
vhdl
signal
port
mikroprozessor
component
opc
declaration
sysbus
architecture
map
abb
sreg0
modell
systems
operationswerk
einheit
oprec
modellierung
entwurf
simulation
a_q
ipr_d
ipv
steuerwerk
komponenten
mr_q
synthese
verwendet
erstellt
pc_q
folgende
opr_q
library
speicher
akku
ar_q
ipreq
opv
op_z
ieee.std_logic_1164
op_s
op_c
mhz
daten
zeigt
年:
2018
语言:
german
文件:
PDF, 3.32 MB
您的标签:
0
/
0
german, 2018
1
按照
此链接
或在 Telegram 上找到“@BotFather”机器人
2
发送 /newbot 命令
3
为您的聊天机器人指定一个名称
4
为机器人选择一个用户名
5
从 BotFather 复制完整的最后一条消息并将其粘贴到此处
×
×